上一篇实现的是,十(多)进制的加计数。
这次是要加上减计数,也就是实现可加可减的操作,并且在板子上验证,这次设计没有加分频模块,时钟脉冲是用按键控制的,加分频也可以。
如果要加上一个减的功能,就是要在加计数的基础上加一个使能端up_down,使能端为1的时候,自加。为0的时候自减。同时从0减到9的时候要有一个借位。
代码如下:
1 | module M10_updown( |
测试文件:
1 | module M10_updown_tb(); |
仿真图如下:
然后就是布局布线,添加约束文件。接上板子就ok了。
我也写了几篇关于Veirlog的文章,感兴趣的同学可以去看看。该模块链接如下:
Verilog学习