Veirlog学习记录(2)--十(多)进制可加可减计数器的实现

上一篇实现的是，十(多)进制的加计数。

这次是要加上减计数，也就是实现可加可减的操作，并且在板子上验证，这次设计没有加分频模块，时钟脉冲是用按键控制的，加分频也可以。

如果要加上一个减的功能，就是要在加计数的基础上加一个使能端up_down，使能端为1的时候，自加。为0的时候自减。同时从0减到9的时候要有一个借位。

代码如下：

module M10_updown( 
    input EN,CP,Rd,up_down, //up_down=1时加计数，up_down=0时减计数
    output reg Cout,
    output reg [3:0] Q
    );
    always @ (posedge CP,negedge Rd)
    
       if( ~Rd ) Q<=4'b0000;  
        else if(EN&&up_down)  //当使能端为1，且选择加计数时，开始加计数
        begin
            if(Q<4'b1001) Q<=Q+1'b1; //判断是否加到了9
            else Q<=4'b0000;
          end
             else if ( EN && ~up_down )//当使能端为1，且选择加计数时，开始减计数
                 begin
                    if ( Q>4'b0000) Q<=Q-1'b1;//判断是否减到了0
                    else Q<= 4'b1001;
                 end
                 else Q<= Q;
    always @ (Q)
    
       if(Q==4'b1001 && up_down)  Cout = 1;//当加计数时 加到了9，进位
        else if(Q==4'b0000 && ~up_down) Cout = 1;//当减计数时 减到了9，借位
          else Cout=0;
          
    endmodule

​

测试文件：

module M10_updown_tb();
    reg EN,CP,Rd,up_down;     //输入端口说明
    wire Cout;           //进位信号
    wire [3:0] Q;     //数据输出端口及变量的数据类型生命
    M10_updown test( .EN(EN),   //M10_updown这的名称要和design的文件名一致
                    .CP(CP),
                    .Rd(Rd),
                    .up_down(up_down),
                    .Cout(Cout),
                    .Q(Q) );
    initial fork
        CP=0;
        EN=1; #20 EN=0;#50 EN=1;
        Rd=0; #30 Rd=1;
        up_down=0; #300 up_down=1;
     join
    always #8 CP=~CP;
    
endmodule

仿真图如下：

然后就是布局布线，添加约束文件。接上板子就ok了。

我也写了几篇关于Veirlog的文章，感兴趣的同学可以去看看。该模块链接如下：
Verilog学习